到目前为止，我们对晶体管逻辑电路的分析仅限于TTL设计范式，使用双极晶体管，浮动输入的一般策略等于“高”（连接到VCC）维持输入（相应地，“开放式”输出阶段的津贴。但是，这不是我们构建逻辑门的唯一方法。
现场效应的晶体管，尤其是绝缘栅极品种，可用于栅极电路的设计。由电压控制而不是电流控制的设备，IGFET倾向于允许非常简单的电路设计。例如，以下使用P型和N通道IGFET构建的逆变器电路：
注意“ VDD”在正电源端子上标记。该标签遵循与“ V”相同的约定CC”在TTL电路中：它代表了在地面上施加到场效应晶体管的漏极的恒定电压。
低输入
让我们将此门电路连接到电源和输入开关，并检查其操作。请注意，这些IGFET晶体管是E型（增强模式），因此通常设备。
它采用正确极性的门和排水口（实际上，栅极和基板之间）之间的施加电压，以使它们偏置上。
上晶体管是P通道IGFET。当通道（底物）比栅极（参考底物的栅极负）更为正时，频道会增强并在源和排水之间允许电流。
因此，在上面的插图中，顶部晶体管被打开。较低的晶体管在栅极和底物之间（源）之间的电压为零（源），处于正常模式：离开。
因此，这两个晶体管的作用使得门电路的输出端子与V具有固体连接DD以及与地面的高电阻连接。这使得输入的“低”（0）状态的输出“高”（1）。
接下来，我们将将输入开关移至其另一个位置，看看会发生什么：
现在，下部晶体管（N通道）已饱和，因为它具有足够的栅极和底物（通道）之间的正确极性电压以将其打开（在门上为正，在通道上为负）。上晶体管在其门和底物之间施加零电压，处于正常模式：离开。
因此，该门电路的输出现在为“低”（0）。显然，该电路表现出逆变器的行为，或者没有门的行为。
使用场效应晶体管而不是双极晶体管，已大大简化了逆变器门的设计。请注意，该门的输出永远不会像最简单的TTL电路那样漂浮：它具有天然的“图腾孔”配置，能够既能采购和下沉负载电流。
该大门巡回赛优雅设计的关键是补充使用P-和N通道IgFET。由于igfets通常被称为MOSFET（m等oXIDE-sEmiconductorFieldeffecttlansistor），该电路一起使用p - 和n通道晶体管，将其提供给栅极电路的一般分类是CMOS：Complementarym等oXIDEsEmiconductor。
CMOS电路并不困扰现场效应晶体管的固有非线性，因为当数字电路时，它们的晶体管总是在任何一个中运行饱和或者隔断模式，从不积极的模式。但是，它们的输入对由静电（静电）源产生的高压敏感，甚至可以通过波动的电压源将其激活为“高”（1）或“低”（0）状态。
因此，在任何情况下，都无法允许CMOS逻辑门输入浮动。请注意，这与TTL门的行为有很大不同，在TTL门中，将浮动输入安全解释为“高”（1）逻辑级别。
如果CMOS逻辑门的输入由单插曲开关驱动，这可能会导致问题，其中一个状态的输入可牢固地连接到任一VDD或地面和另一个州具有浮动（未连接到任何事物）：
另外，如果CMOS门输入是由开放部门TTL门。因为这样的TTL门的输出浮动在“高”（1）时浮动，所以CMOS门输入将保持不确定状态：
上拉电阻
幸运的是，这种困境有一个简单的解决方案，该难题经常在CMOS逻辑电路中使用。每当单插曲开关（或任何其他类型的门输出无能力两个都采购和下沉电流）用于驱动CMOS输入，一个连接到V的电阻器DD或接地可用于为驾驶设备输出浮动的状态提供稳定的逻辑水平。
该电阻的值并不关键：10kΩ通常就足够了。如果使用浮动信号源，则用于提供“高”（1）逻辑水平时，该电阻被称为上拉电阻：
下拉电阻
如果使用浮动信号源，则使用这样的电阻来提供“低”（0）逻辑级别时，它被称为下拉电阻。同样，下拉电阻的值并不关键：
因为开放式ttl输出始终下沉，永远不要源，电流，拉向上将这样的输出接口到CMOS门输入时，需要电阻器：
多个上拉和下拉电阻
尽管前面示例中使用的CMOS门都是逆变器（单输入），但上拉和下拉电阻的原理适用于多输入的CMOS门。当然，每个门输入都需要一个单独的引体或下拉电阻：
这使我们提出了下一个问题：我们如何设计多输入的CMOS门，例如NAND，或者，也没有？毫不奇怪，这个问题的答案揭示了设计的简单性，就像CMOS逆变器相当于CMOS的逆变器。
例如，这是CMOS NAND门的示意图：
注意晶体管如何1和问3类似于来自逆变器电路的串联互补对。两者都由相同的输入信号（输入A）控制，上晶体管关闭，下晶体管在输入为“高”（1）时打开，反之亦然。
请注意晶体管如何2和问4类似地由相同的输入信号（输入B）控制，以及它们在相同的输入逻辑级别上也将表现出相同的ON/OFF行为。两对的上晶体管（Q）1和问2）具有平行的源和排水端子，而较低的晶体管（Q）3和问4）是串联连接的。
这意味着输出将“高”（1）任何一个顶部晶体管饱和，并且仅在两个都下晶体管饱和。
以下插图序列显示了对输入逻辑级别的所有四个可能性（00、01、10和11）的所有四个可能性的行为：
与TTL NAND门一样，CMOS NAND门电路可以用作创建AN和GATE的起点。所有需要添加的是逆转输出信号的另一个阶段：
CMOS或GATE电路就像NAND门一样使用四个MOSFET，除了其晶体管的布置不同。而不是两个平行采购（上）连接到V的晶体管DD和两个系列连接下沉（下部）连接到地面的晶体管，NOR GATE使用两个串联的采购晶体管和两个平行连接的下沉晶体管：
与NAND大门一样，晶体管Q1和问3像晶体管Q一样作为互补对工作2和问4。每对由单个输入信号控制。如果任何一个输入a或者输入B为“高”（1），至少一个下晶体管（Q）3或q4）将饱和，从而使输出“低”（0）。
仅在两个都“低”（0）的输入都将处于截止模式，并且两个上部晶体管都饱和，输出要“高”（1）所需的条件。当然，这种行为定义了非逻辑函数。
在输出上添加逆变器阶段，可以从基本或栅极构建或函数：
由于似乎可以在CMO中重复使用TTL技术来构建任何可能的门，为什么这两个逻辑设计的“家族”仍然是共存的？答案是TTL和CMO都有自己的独特优势。
首先，在TTL和CMOS之间的比较列表中，功耗是功耗问题。在这种表现方面，CMO是不受挑战的胜利者。由于CMOS门电路的互补P-和N通道MOSFET对（理想情况下）从未同时进行，因此电路从V中绘制的电流很少或没有电流DD电源除了将电流用于负载所需的电流之外。另一方面，由于始终绘制的电流，TTL无法正常工作，这是由于其制造的双极晶体管的偏置要求。
不过，这一优势有一个警告。尽管TTL门的功率耗散不管其工作状态如何保持恒定，但随着其输入信号的频率的上升，CMOS门会消散更多的功率。如果CMOS门在静态（不变）条件下运行，则可以消散零功率（理想情况下）。
但是，CMOS门电路在每个输出状态在“低”到“高”的开关中绘制瞬态电流，反之亦然。因此，CMOS门开关模式越多，它越多地从V中汲取电流DD供应，因此在更大的频率下更大的功率耗散。
CMO的优势
由于MOSFET是由电压控制的，而不是电流控制的设备，因此CMOS门还比TTL栅极从驱动门输出中抽出的电流要少得多。这意味着一个门比TTL输入可以驱动更多的CMO输入。单个门输出可以驱动器的量度输入的量度粉丝。
CMOS Gate Designs在TTL上享受的另一个优点是宽敞的电源电压范围。而TTL门仅限于电源（VCC）电压在4.75至5.25伏之间，CMOS门通常能够在3至15伏之间的任何电压上操作！
电源电压的这种差异背后的原因是MOSFET与双极连接晶体管的偏差要求相应。MOSFET仅由门电压（相对于底物）控制，而BJT为电流控制设备。
假设有5伏调节的电源，则精确计算出针对适当偏置电流的TTL门电阻。该电源电压的任何显着变化都将导致晶体管偏置电流不正确，从而导致不可靠（不可预测的）操作。
电源电压变化对CMOS门的唯一影响是“高”（1）状态的电压定义。对于以15伏电源电压运行的CMOS门（VDD），以将输入信号接近15伏才能被视为“高”（1）。“低”（0）信号的电压阈值保持不变：接近0伏。
CMO的缺点
与TTL相比，CMO的一个决定的缺点是慢速。CMOS门的输入电容远大于可比TTL门的输入电容（由于使用MOSFET而不是BJT），因此CMOS门会较慢以响应信号转换（低到高）反之亦然），而不是TTL门，所有其他因素都是相等的。
电路电阻和门的输入电容形成的RC时间常数倾向于阻碍数字逻辑水平的快速上升和下降时间，从而降低高频性能。
打击缺点的策略
最小化CMOS门电路的这种固有缺点的策略是通过额外的晶体管阶段“缓冲”输出信号，以增加设备的总体电压增益。这为输入电压从一个逻辑状态慢慢变为另一个，这为输入电压提供了更快的转换输出电压（高低或低到高）。
考虑此示例，即“无封闭”或者的门与“缓冲”或B系列，也不是门：
本质上，B系列设计增强功能为简单或电路的输出增加了两个逆变器。就数字逻辑而言，这没有目的，因为两个级联的逆变器只是取消：
但是，将这些逆变器阶段添加到电路中确实有目的是增加总体电压增益，从而使输出对输入状态的变化更加敏感，以克服由CMOS门输入电容引起的固有缓慢。
审查：
相关工作表：
